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[单选题]

针对Verilog HDL语言中的case语句说法不正确的是()。

A.case语句表达式的取值可以超出语句下面列出的值的范围

B.语句各分支表达式允许同时满足case表达式的值

C.条件语句中的选择值需要完整覆盖表达式的取值范围

D.保险起见,case语句最后分枝最好都加上default语句

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更多“针对Verilog HDL语言中的case语句说法不正确的是()。”相关的问题

第1题

在Verilog HDL的端口声明语句中,用( )关键字声明端口为输出方向。

A.input

B.INPUT

C.OUT

D.output

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第2题

在verilog语言中,a-4b'1011,那么&a=()。

A.4b'1011

B.4'11ll

C.Ib'l

D.1b0

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第3题

Verilog硬件描述语言中包含的基础类型()。

A.reg型

B.wire型

C.integer型

D.parameter型

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第4题

Verilog硬件描述语言中包含的基础类型有()

A.reg型

B.wire型

C.integer型

D.parameter型

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第5题

在Verilog语言中Assign语句是?()

A.连续赋值语句

B.条件语句

C.循环语句

D.过程块

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第6题

在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。

A.8

B.16

C.32

D.64

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第7题

在Verilog语言中关于if-else语句说法不正确的是()。

A.有一条if语句就有一条对应的else语句

B.可以多重嵌套

C.放在always块内

D.条件语句

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第8题

在Verilog硬件描述语言中对运算符优先级描述正确的是()。

A.合并运算符4优先级最高

B.条件判断符?:优先级低于逻辑运算符

C.乘法运算符优先级高于&&逻辑与运算符

D.算术运算符优先级最低

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第9题

在Verilog语言中关于initial语句不正确的是()。

A.用于给寄存器赋初值

B.总是循环重复执行

C.常用于仿真模块中对激励向量的描述

D.不能被逻辑综合工具支持

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第10题

在Verilog语言中关于case语句正确的是()。
在Verilog语言中关于case语句正确的是()。

A.放在always块内

B.顺序语句

C.两分支语句

D.一个case语句里可以有多个default项

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第11题

Verilog HDL于______推出,是在______的基础上演化而来的。
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