8253－5每个计数器对CLK的计数是递减的。（)

A.2000

B.500

C.300

D.3000

择。说明设计过程，画出逻辑图。

以上设计可以使用外加的逻辑门。

下表是十进制中规模计数器的功能表。

RESET	bar{LOAD}	CLK	QDQCQBQA
1	1	φ	复位全0状态
φ	0	↑	预置
φ	1	↑	加计数

计数器还有进位输出F端，当加计数剑1001状态时产生进位负脉冲输出。

计数器的逻辑符号如图所示。

在方式3，计数初值为1000H。如果3个计数器的GATE都接高电平，3个计数器的CLK都接2 MHz时钟信号，试画出OUT0、OUT1、OUT2的输出波形。

A.做单相计数器使用时，共6个，每个30KHZ

B.做单相计数器使用时，共4个，每个20KHZ

C.做两相计数器使用时，共4个，每个20KHZ

D.高速计数器总数为6个

如果输入端CLK的频率不固定，则计数器不能作为定时器作用。（)

此题为判断题(对，错)。