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[主观题]

简述主存的读/写过程。

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第1题

请简述CPU对存储器进行读/写操作的过程。

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第2题

假定在CPU和主存之间有一个同步总线相连,其时钟周期为50 ns,单独设有32位地址线和32位数据线。主
存读传输时,首先要花1个时钟周期发送地址和读命令,最终从总线取数要花一个时钟周期,存储器的取数时间为220 ns;主存写操作时,先花一个时钟周期送地址、数据和写命令,在随后的两个时钟周期内写人数据。要求分别求出该存储器进行连续读和写操作时的总线带宽。

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第3题

下列说法中正确的是_______。A.Cache与主存统一编址,Cache的地址空间是主存地址空间的一部分B.主

下列说法中正确的是_______。

A.Cache与主存统一编址,Cache的地址空间是主存地址空间的一部分

B.主存储器只由易失性的随机读/写存储器构成

C.单体多字存储器主要解决访存速度的问题

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第4题

假设一台计算机具有以下特性。 ①95%的访存在Cache中命中。 ②块大小为两个字,且失效时整
个块被调入。 ③CPU发出访存请求的速率为每秒109个字。 ④25%的访存为写访问。 ⑤存储器的最大流量为每秒109个字(包括读和写)。 ⑥主存每次只能读或写一个字。 ⑦在任何时候,Cache中有30%的块被修改过。 ⑧写失效时,Cache采用按写分配法。 现欲给该计算机增加一台外设,为此首先想知道主存的频带已用了多少。试对于以下两种情况计算主存频带的平均使用比例。 ①写直达法。 ②写回法。

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第5题

一个Cache—主存系统,采用50 MHz的时钟,存储器以每一个时钟周期(简称周期)传输一个字的速率,连续

一个Cache—主存系统,采用50 MHz的时钟,存储器以每一个时钟周期(简称周期)传输一个字的速率,连续传输8个字,以支持块长为8个字的Cache,每字4个字节。假设读操作所花的时间是:1个周期接收地址,3个周期延迟,8个周期传输8个字;写操作所花的时间是:1个周期接受地址,2个周期延迟,8个周期传输8个字,3个周期恢复和写入纠错码。求出对应下述几种情况的存储器最大带宽。 (1)全部访问为读操作。 (2)全部访问为写操作。 (3)65%的访问为读操作,35%的访问为写操作。

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第6题

金圣叹评点《水浒传》,称赞它“胜似史记” (《读第五才子书法》),这主要是从写人和叙事两方面着眼的。

金圣叹评点《水浒传》,称赞它“胜似史记” (《读第五才子书法》),这主要是从写人和叙事两方面着眼的。请从这两方面简述人对“胜似《史记》”的理解。(中国人民大学2002年)

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第7题

某8位计算机采用单总线结构,地址总线17根(A16~0,A16为高位),数据总线8根双向(D7~0),控制信号(
某8位计算机采用单总线结构,地址总线17根(A16~0,A16为高位),数据总线8根双向(D7~0),控制信号(

高电平为读,低电平为写)。

已知该机存储器地址空间从0连续编址,其地址空间分配如下:最低8K为系统程序区,由ROM芯片组成;紧接着40K为备用区,暂不连接芯片;而后78K为用户程序和数据空间,用静态RAM芯片组成;最后2K用于I/O设备(与主存统一编址)。现有芯片如下:

SRAM:16K×8位,其中CS:为片选信号,低电平有效,WE:为写控制信号,低电平写,高电平读。

ROM:8K×8位,其中CS:为片选信号,低电平有效,OE:为读出控制,低电平读出有效。

译码器:3―8译码器,输出低电平有效;为使能信号,低电平时译码器功能有效。

其它“与、或”等逻辑门电路自选。

(1)请问该主存需多少SRAM芯片?

(2)试画出主存芯片与CPU的连接逻辑图。

(3)写出各芯片地址分配表。

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第8题

简述CPU读/写存储器的步骤过程。
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第9题

若CPU要读取主存单元中的内容,那么在取得总线控制权后,CPU将在第一个时钟周期内通过总线向主存发
送()。 I.“主存读”控制信号 Ⅱ.“地址”信息 Ⅲ.“应答(ACK)”控制信号

A.Ⅰ

B.Ⅱ

C.Ⅲ

D.Ⅰ、Ⅱ

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